2021, випуск 1, c. 86-98

Одержано 11.02.2021; Виправлено 10.03.2021; Прийнято 25.03.2021

Надруковано 30.03.2021; Вперше Online 03.04.2021

https://doi.org/10.34229/2707-451X.21.1.9

Попередня  |  Повний текст  |  Наступна

 

УДК 004.274

Подвійна адресація мікрокоманд в КМПК із загальною пам'яттю

О.О. Баркалов 1 ORCID ID favicon Big,   Л.О. Тітаренко 1, 2 ORCID ID favicon Big,   О.М. Головін 3 ORCID ID favicon Big,   О.В. Матвієнко 3 * ORCID ID favicon Big

1 Університет Зеленогурський, Зелена Гура, Польща

2 Харківський національний університет радіоелектроніки, Україна

3 Інститут кібернетики імені В.М. Глушкова НАН України, Київ

* Листування: Ця електронна адреса захищена від спам-ботів. Вам потрібно увімкнути JavaScript, щоб побачити її.

 

Вступ. Одним з найважливіших блоків практично будь-якої цифрової системи є пристрій керування, оскільки характеристики пристрою керування у значній мірі визначають характеристики системи у цілому. Для синтезу пристрою керування зазвичай використовуються моделі автоматів Мілі і Мура.

У статті розглядаються композиційні мікропрограмні пристрій керування (КМПК). КМПК є варіантом автомата Мура, в якому регістр станів замінений лічильником адреси мікрокоманд. Вибір КМПК є оптимальним рішенням при реалізації лінійних алгоритмів керування.

При розробці схем автоматів необхідно оптимізувати їх характеристики, такі як швидкодія та апаратурні витрати. Методи вирішення цього завдання в значній мірі залежать від використовуваного елементного базису. Мікросхеми FPGA є одним з найпоширеніших базисів при побудові цифрових систем. Для реалізації схеми КМПК достатньо таких компонентів FPGA, як логічні елементи табличного типу (LUT), програмовані тригери, вбудовані блоки пам'яті і програмовані міжпоєднання

Мета роботи. Запропоновано метод проектування КМПК, який дозволяє покращити такі його характеристики, як кількість логічних рівнів схеми і регулярність програмованих міжпоєднань.

Основним недоліком елементів LUT є мале число входів. Сучасні цифрові системи можуть генерувати сигнали логічних умов, що надходять у пристрій керування, число яких в десятки разів перевищує число входів LUT. Така невідповідність між характеристиками алгоритму керування і кількістю входів елементів LUT призводить до багаторівневих схемам пристроїв керування з нерегулярною структурою програмованих міжпоєднань, і є причиною зниження швидкодії і збільшення площі кристала і споживаної потужності.

Результати. Запропоновано метод подвійної адресації мікрокоманд в КМПК із загальною пам'яттю. Метод є адаптацією дворівневого кодування станів автоматів Мілі, схеми яких реалізуються в базисі FPGA. Запропонований метод дозволяє отримати схему адресації мікрокоманд з двома рівнями логіки і регулярною системою міжпоєднань. В роботі розглянуто приклад синтезу схеми КМПК і виконаний аналіз запропонованого методу.

Висновки. Запропонований метод дозволяє зменшити апаратурні витрати (число елементів LUT і їх міжпоєднань), час затримки і споживану потужність. При цьому, чим складніше алгоритм керування, тим більший виграш дає пропонований метод.

 

Ключові слова: композиційний мікропрограмний пристрій керування, мікрокоманда, LUT, EMB, синтез.

 

Цитувати так: Баркалов О.О., Тітаренко Л.О., Головін О.М., Матвієнко О.В. Подвійна адресація мікрокоманд в КМПК із загальною пам'яттю. Cybernetics and Computer Technologies. 2021. 1. С. 86–98. https://doi.org/10.34229/2707-451X.21.1.9

 

Список літератури

           1.     Соловьев В.В. Проектирование цифровых схем на основе программируемых логических интегральных схем. М: Горячая линия ТЕЛЕКОМ, 2001. 636 с.

           2.     DeMicheli G. Synthesis and optimization of digital circuits. New York: McGraw-Hill, 1994. 576 p.

           3.     Baranov S. Logic synthesis for control automata. Dordrecht: Kluwer Academic Publishers, 1994. 312 p.

           4.     Баркалов А.А., Титаренко Л.А. Синтез композиционных микропрограммных устройств управления. Харьков: Коллегиум, 2007. 304 с.

           5.     Maxfield C. The design warrior’s guide to FPGAs. Orlando: Academic Press, 2004. 542 p.

           6.     White paper FPGA architecture. www.altera.com (звернення 10.03.2021)

           7.     Sklyarov V., Skliarova I., Barkalov A., Titarenko L. Synthesis and optimization of FPGA-based systems. Berlin: Springer, 2014. 432 p. https://doi.org/10.1007/978-3-319-04708-9

           8.     Grout I. Digital systems design with FPGAs and CPLDs. Amsterdam: Elsevier, 2008. 784 p.

           9.     Garcia-Vargas I., Senhadji-Navarro R., JimБnez-Moreno G., Civit-Balcells A., Guerra-Gutierrezz P. ROM-based finite state machines implementation in low cost FPGAs. IEEE International Symposium on Industrial Electronics. (ISIE’07) (Vigo, 2007). 2007. P. 2342–2347. https://doi.org/10.1109/ISIE.2007.4374972

       10.     Skliarova I., Sklyarov V., Sudnitson A. Design of FPGA-based circuits using hierarchical finite state machines. Tallinn: TUT Press, 2012. 240 p.

       11.     Barkalov A., Titarenko L., Mielcatek K. Hardware reduction for LUT-based Mealy FSMs. International Journal of Applied Mathematics and Computer Science. 2018. 28 (3). P. 595–607. https://doi.org/10.2478/amcs-2018-0046

       12.     Barkalov A., Titarenko L. Logic synthesis for FSM-based control units. Berlin: Springer, 2009. 233 p.

       13.     Грушницкий Р.И., Мурсаев А.Х., Угрюмов Е.П. Проектирование систем с использованием микросхем программируемой логики. СПб: БХВ-Петербург, 2002. 608 с.

       14.     Tiwari A., Tomko K. Saving power by mapping finite state machines into embedded memory blocks in FPGAs. Proceedings Design, Automation and Test in Europe Conference and Exhibition. (Paris, France, 6–20 Feb. 2004). 2004 . 2. P. 916–921. https://doi.org/10.1109/DATE.2004.1269007

       15.     Garcia-Vargas L., Senhaji-Navarro R. Finite state machines with input multiplexing: A performance study. IEEE Transactions on CAD of Integrated Circuits and Systems. 2015. 34 (5). P. 867–871. https://doi.org/10.1109/TCAD.2015.2406859

       16.     Rawski M., Selvaraj H., Luba T. An application of functional decomposition in ROM-based FSM implementation in FPGA devices. Journal of System Architecture. 2005. 51 (6–7). P. 424–434. https://doi.org/10.1016/j.sysarc.2004.07.004

       17.     Vivado Design Suite. https://www.xilinx.com/products/design-tools/vivado.html (звернення 10.03.2021)

       18.     Yang S. Logic synthesis and optimization benchmarks user guide. Version 3.0. Techn. Rep. Microelectronics Center of North Carolina. 1991. 43 p.

       19.     Virtex-7 FPGAs. https://www.xilinx.com/products/silicon-devices/fpga/virtex-7.html (звернення 10.03.2021)

       20.     Баркалов А.А., Титаренко Л.А., Ефименко К.Н. Оптимизация схем композиционных микропрограммных устройств управления. Кибернетика и системный анализ. 2011. № 1. C. 179–188. http://nbuv.gov.ua/UJRN/KSA_2011_47_1_17

       21.     Баркалов А.А., Титаренко Л.А. Преобразование кодов в композиционных микропрограммных устройств управления. Кибернетика и системный анализ. 2011. № 5. C. 107–118. http://nbuv.gov.ua/UJRN/KSA_2011_47_5_11.

       22.     Баркалов А.А., Титаренко Л.А., Визор Я.Е., Матвиенко А.В. Оптимальное кодирование состояний в совмещенном автомате. Управляющие системы и машины. 2016. № 6. C. 34–39. https://doi.org/10.15407/usim.2016.06

       23.     Баркалов А.А., Титаренко Л.А., Визор Я.Е., Матвиенко А.В. Синтез совмещенного автомата в базисе ASIC. Cybernetics and Computer Technologies. 2020.2. С. 78–85. https://doi.org/10.34229/2707-451X.20.2.8

       24.     Баркалов А.А., Титаренко Л.А., Визор Я.Е., Матвиенко А.В. Уменьшение аппаратурных затрат в совмещенных автоматах. Управляющие системы и машины. 2017. № 4. C. 43–50. https://doi.org/10.15407/usim.2017.04.043

 

 

ISSN 2707-451X (Online)

ISSN 2707-4501 (Print)

Попередня  |  Повний текст  |  Наступна

 

 

 

© Вебсайт та оформлення. 2019-2021,

Інститут кібернетики імені В.М. Глушкова НАН України,

Національна академія наук України.