2020, випуск 2, c. 78-85

Одержано 15.06.2020; Виправлено 28.06.2020; Прийнято 30.06.2020

Надруковано 24.07.2020; Вперше Online 27.07.2020

https://doi.org/10.34229/2707-451X.20.2.8

Попередня  |  Повний текст  |  Наступна

 

УДК 004.274

Синтез суміщеного автомата в базисі ASIC

О.О. Баркалов 1 ORCID ID favicon Big,   Л.О. Тітаренко 1, 2 ORCID ID favicon Big,   Я.Є. Візор 3,   О.В. Матвієнко 3 * ORCID ID favicon Big

1 Університет Зеленогурський, Зелена Гура, Польща

2 Харківський національний університет радіоелектроніки, Харків, Україна

3 Інститут кібернетики імені В.М. Глушкова НАН України, Київ

* Листування: Ця електронна адреса захищена від спам-ботів. Вам потрібно увімкнути JavaScript, щоб побачити її.

 

Вступ. Модель кінцевого автомата широко використовується для завдання поведінки різних послідовних блоків, наприклад, пристроїв управління, які можуть мати вихідні сигнали двох типів –Мілі і Мура. Для синтезу подібних пристроїв можна використовувати модель суміщеного автомата.

При реалізації схем автоматів необхідно оптимізувати його характеристики, такі як апаратурні витрати. Методи вирішення цього завдання в значній мірі залежать від використовуваного елементного базису.

У статті запропоновано метод зменшення апаратурних витрат у схемі суміщеного автомата, що реалізується в базисі замовних матричних схем. Запропонований метод дозволяє зменшити площу кристала ASIC, займану схемою суміщеного автомата. Метод заснований на розширенні матриці, що генерує терми систем функцій збудження пам'яті і вихідних функцій. Додаткова частина матриці генерує терми для вихідних функцій автомата Мура і дозволяє зменшити площу кристала в порівнянні з площею дворівневої схеми автомата.

Мета роботи. Показати, як розділення матриць схеми автомата дозволяє зменшити результуючу площу схеми. При цьому оцінки витрат апаратури для тривіальної структури автомата і запропонованого підходу визначаються в умовних одиницях площі.

Результати. Запропоновано метод синтезу автомата з розширенням матриці термів. На прикладі показано, як виконувати кроки запропонованого методу синтезу. Для збільшення ефективності методу запропоновано використовувати спеціальне кодування станів, яке мінімізує число термів у системах булевських функцій для виходів автомата Мура. Дослідження, проведені на стандартних автоматах, показали, що запропонований метод призводить до зменшення площі ASIC від 10 % до 26 %. При цьому виграш зростає по мірі зростання складності автомата.

Висновки. Порівняння з відомими методами синтезу показало, що розширення матриці, що генерує терми систем функцій збудження пам'яті і вихідних функцій, дозволяє зменшити площу кристала, займану схемою суміщеного автомата.

 

Ключові слова: суміщений автомат, ASIC, синтез, кодування станів, матрична схема.

 

Цитувати так: Баркалов А.А., Титаренко Л.А., Визор Я.Е., Матвиенко А.В. Синтез совмещенного автомата в базисе ASIC. Cybernetics and Computer Technologies. 2020. 2. С. 78–85. https://doi.org/10.34229/2707-451X.20.2.8

 

Список літератури

           1.     Baranov S. Logic Synthesis for Control Automata. Dordrecht: Kluwer Academic Publishers, 1994. 312 p.

           2.     DeMicheli G. Synthesis and Optimization of Digital Circuits. New York: McGraw-Hill, 1994. 636 p.

           3.     Баркалов А.А., Титаренко Л.А., Визор Я.Е., Матвиенко А.В., Горина В.В. Уменьшение числа LUT элементов в схеме совмещенного автомата. Управляющие системы и машины. 2016. 3. С. 16–22.

           4.     Sklyarov V., Skliarova I., Barkalov A., Titarenko L. Synthesis and Optimization of FPGA-based Systems. Berlin: Springer, 2014. 432 p.

           5.     Соловьев В.В. Проектирование цифровых схем на основе программируемых логических интегральных схем. М.: Горячая линия ТЕЛЕКОМ, 2001. 636 с.

           6.     Barkalov A., Titarenko L. Logic Synthesis for FSM–based Control Units.Berlin: Springer, 2009. 233 p.

           7.     Barkalov A., Titarenko L., Kolopenczyk M., Mielcarek K., Bazydlo G. Logic Synthesis for FPGA–based Finite State Machines. Berlin: Springer, 2016. 280 p.

           8.     Smith M. Application Specific Integrated Circuits. Boston: Addison-Wesley, 1997. 632 p.

           9.     Nababi Z. Embedded Core Design with FPGAs. New York: McGraw-Hill, 2008. 418 p.

       10.     Баркалов АА., Титаренко Л.А., Визор Я.Е., Матвиенко А.В. Синтез совмещенного микропрограммного автомата в базисе FPGA. Комп’ютернi засоби, мережi та системи. 2015. 14. С. 3239.

       11.     Баркалов А.А., Титаренко Л.А., Визор Я.Е., Матвиенко А.В. Реализация схемы совмещенного микропрограммного автомата в базисе FPGA. Проблеми інформатизації та управління. 2015. 3 (51). С. 513.

       12.     Ачасова С.М. Алгоритмы синтеза автоматов на программируемых логических матрицах. М.: Советское радио, 1987. 132 с.

       13.     Yang S. Logic Synthesis and optimization benchmarks user guide. Microelectronics Center of North Carolina, 1991. 43 p.

       14.     Баркалов А.А. Принципы оптимизации логической схемы микропрограммного автомата Мура. Кибернетика и системный анализ. 1998. 1. С. 6572.

 

 

ISSN 2707-451X (Online)

ISSN 2707-4501 (Print)

Попередня  |  Повний текст  |  Наступна

 

 

 

© Вебсайт та оформлення. 2019-2021,

Інститут кібернетики імені В.М. Глушкова НАН України,

Національна академія наук України.